systemverilogでは、パラメータ化された型を条件付きにすることは可能ですか？

Question

システム・モニタでは、パラメータ化された型を条件付き化できますか？

私が何かをしたいのように：

parameter IS_R = 0, 
parameter type id_t = IS_R ? r_t : d_t 

マイlintプログラムは、任意のアイデアを、これを好きではありませんか？それは違法ですか？

Answer 1

いいえこれはできません。 SystemVerilog LRMは、タイプパラメータ（代入と等価）を持つ2つの操作しか許可しません。 generateコンストラクトを使用してみることもできますが、条件付きタイプを使用するコードは生成されたブロックの内側にある必要があります。