Verilog - ％0dと％dとの差異

Question

インターネットのコード例の中には、変数の値を表示するのに%0dを使用する理由がわかりません。%d？ %0dと%dの違いは何ですか？

data_1bit = {32{4'b1111}}; 
    $display("data_1bit = %0d",data_1bit); 

    data_1bit_unsigned = {32{4'b1111}}; 
    $display("data_1bit_unsigned = %d",data_1bit_unsigned); 

Answer 1

これは1800年から2012年LRMの表示データのセクション21.2.1.3サイズに説明します。 %dは、表示される式の可能な最大値に対応するために固定幅を使用して表示します。 %0dは、最小の幅を表示し、先行する0またはスペースを抑制します。