まず、私はこれが練習試験であることを述べたいと思います。私は答えがcout = 4ns、S = 7nsであることを知っています。ちょっとした説明を探しています。前もって感謝します。VHDLからの出力が最終値に達するタイミングを知るには?
以下に示す全加算器のVHDLを実現するには、出力coutとSが最終値に達すると、最悪の場合のタイミングパスを考慮する必要があります。
architecture concurrent_behavior of full_adder is
signal t1, t2, t3, t4, t5: std_logic;
begin
t1 <= not A after 1 ns;
t2 <= not cin after 1 ns;
t4 <= not ((A or cin) and B) after 2 ns;
t3 <= not ((t1 or t2) and (A or cin)) after 2 ns;
t5 <= t3 nand B after 2 ns;
S <= not((B or t3) and t5) after 2 ns;
cout <= not(t1 or t2) and t4) after 2 ns;
end concurrent_behavior;
ああ非常に参考おかげでたくさんの男、。したがって、最初はt1とt2の遅延が考慮されません。なぜなら、1nsで発生し、t4が2nsで最も長い遅延であるからです。 – joethecoder
@mikegreen:right。 –
ありがとう、私は担当するが、私はできない。しかし、それを感謝します。 – joethecoder