読み込み（プリフェッチを含む）のためにl1/l2キャッシュにロードされた行数を測定しますか？

Question

私はL1キャッシュ（プロセッサーIntel Broadwell）にロードされたキャッシュラインの数を決定しようとしています。私のカーネルコードは、私がPERFイベントL1-dcache-load-missesを使用しています

a[i] = 2*b[i] + 2.3 // i from 0 to pow(10,8)

です。測定された数は予想より2倍です。私は6Mの負荷と6Mの店を期待しています。しかし、L1-dcache-load-missesは約12Mです。しかし、LLC-storesは期待通りです（6M）

i）L1-dcache-load-missesはロードミスとストアミスの両方をカウントしますか？ Intel software developer manualで

（表19.5）、L2キャッシュに、私が見つかりました2つのメトリック

• I）L2_TRANS.L2_FILL（r20f0）
• II）L2_TRANS.L2_WB（r40f0）

ii）L2_TRANS.L2_FILLの正確な意味は何ですか？それはL2トランザクションの総数ですか？

iii）L2_TRANS.L2_WBの正確な意味は？それはL2書き込みトランザクションの総数ですか？

Answer 1

は、パフォーマンス・は、事前定義されたカウンタのイベントやマスクにマッピングこれらのイベントエイリアスを使用しますが、各CPUが異なるマッピングを持っているかもしれないので、これは時々シフトする傾向があり、あなたが何かを数え終わる可能性があります。

Thisインテルフォーラムでの議論では、少なくとも一部のシステム（Has​​well、Broadwellはかなり似ているはずです）が012置換型に誤ってマッピングされていることを示唆しています。 L1キャッシュ）。

L2_transイベントについては、それらが正しくマッピングされていると仮定すると、実際にL2からのフィルおよびエビクションの合計をカウントする必要があります。 L2にはコード（おそらくこのような小さなカーネルでは無視できる）とプリフェッチ（データが空間的にレイアウトされており、プリフェッチが容易なため多分重要）があるため、ロード+ストアが多くなることに注意してください。