私は非常に貧弱なVerilogの知識を持っていますが、いくつかの.vファイルとフォルダwthvファイルを含むVerilogプロジェクトを1つの大きなEDIFファイルに変換する必要があります。 これを行う簡単な方法はありますか？ iverilogツールが見つかりましたが、サブフォルダを含むすべてのプロジェクトを一度に変換する方法がわかりません。 ありがとうございました！Verilog（.v）プロジェクトをEDIF（.edf）形式に変換する方法は？
EDIF（Electronic Design Interchange Format）は、電子ネットリストと回路図を格納するベンダー中立フォーマットです。 https://en.wikipedia.org/wiki/EDIF。
Verilogはハードウェア記述言語で、より高い動作レベルの抽象化をハードウェアで記述することができます。
したがって、少なくとも2つは互換性がありません。したがって、一般に、EDIFに適したVerilogをゲートレベルに変換する必要があります。 Verilogをゲートレベルに変換するツールはロジックシンセサイザであり、すべてではないにしてもほとんどのロジックシンセサイザはネットリストをEDIFファイルとして出力することができます。だから、
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あなたのVerilogのは、すでにゲート・レベルではない場合、あなたはロジック・シンセサイザーが必要になります。 FPGAデザインを実行している場合は、それがFPGAツールになります。Quartus、Vivadoなど
Verilogがすでにゲートレベルになっている場合、他のより基本的なツールが1つから別の;知りません。しかし、Verilogが既にゲートレベルであれば、ロジックシンセサイザも変換を実行できます。