Verilogの比較演算子を使用しない2つの数値の比較

Question

2つの8ビット入力が比較器に供給され、最初のものが2番目より大きい場合は減算されるはずです。しかし、>と<演算子はそれらを比較するために使用されることは想定されていません。 だから、私のように私のロジック記述されています：差が0に等しい場合を除き、私は分裂を使用している場合、それは常に減算さ

input[7:0] in1,in2; 
output select; 
assign select=(in1-in2)?0:1; 

を、0を入力することはできませんか、私のプログラムがクラッシュすることができます。どのようにこの問題を解決するための任意の提案？

ありがとうございます。

Answer 1

負の数値の左端のビットは1であることを覚えておいてください。これを使って差の符号を確認することができます。

input[7:0] in1,in2; 
output select; 
wire [7:0] difference = in1-in2; 
wire sign_of_difference = difference[7]; 
assign select = sign_of_difference? 0:1;