VHDL：testbanchからのinoutポートへの割り当て

Question

私はTopモジュールにネストされた双方向ポートを持つVHDLモジュールを持っています。 testbanchでは、Topの双方向ポートに接続された信号にデータを割り当てようとします。しかし、割り当てられたデータは、ネストされたモジュールの双方向ポートに伝播しません。割り当てられたデータは、ポートではなくtbの信号でのみ表示されます。入れ子にされた双方向ポートからのデータは、十分に信号を送る。そのような行動の原因は何ですか？

Answer 1

ネストされたモジュールとトップモジュールの双方向ポートは、中間信号なしで接続する必要があります。中間信号の場合は、単方向のように動作します。