32ビットIntelプロセッサでのメモリアライメント

Question

Pentiumなどの32ビットIntelプロセッサは、64ビット幅のデータバスを持つため、1アクセスあたり8バイトをフェッチします。これに基づいて、私は、これらのプロセッサがアドレスバス上で放出する物理アドレスが常に8の倍数であると仮定しています。

まず、この結論は正しいですか？

第2に、正しい場合は、データ構造体のメンバーを8バイト境界に揃える必要があります。しかし、私はこれらのプロセッサではなく、4バイトのアライメントを使用する人たちを見てきました。

どのようにして正当化できますか？

Answer 1

通常の経験則（IntelsとAMDの最適化マニュアルからまっすぐです）は、すべてのデータ型を独自のサイズで整列させる必要があります。 int32は32ビット境界に、int64は64ビット境界にアライメントしなければなりません。 charはどこにでもうまく収まるでしょう。

もう1つの経験則は、もちろん「コンパイラはアラインメント要件について語られています。コンパイラーはデータへの効率的なアクセスを可能にするために正しいパディングとオフセットを追加することを知っているので、それを心配する必要はありません。

唯一の例外は、ほとんどのコンパイラで手作業でアライメントを確保する必要があるSIMD命令で作業する場合です。それが正しい場合

第二に、そしてある は、8バイト境界上のデータ構造体を整列させるべきです。しかし私は 人がこれらのプロセッサの代わりに4バイトのアラインメント を使用しているのを見ました。

どのように違いがあるかわかりません。 CPUは、これらの4バイトを含む64ビットブロックの読み取りを発行するだけです。つまり、要求されたデータの前に4バイト余分になるか、それ以降に余分なバイトが得られます。しかし、どちらの場合も、1回の読み込みだけが必要です。 32ビット幅のデータの32ビットアライメントは、64ビット境界を越えないようにします。

Answer 2

物理バスは広い64ビットである... 8の倍数 - しかし、考慮すべき2つの要因があります>はい

：

1. いくつかのx86命令セットは、バイトがアドレス指定されます。いくつかは32ビットアライメントです（そのため、4バイトのものがあります）。しかし、（コア）命令は64ビットで整列されていません。 CPUは、整列していないデータアクセスを処理できます。
2. パフォーマンスを気にする人は、メインメモリではなくキャッシュラインについて考える必要があります。キャッシュラインははるかに広いです。

Answer 3

ランダムアクセスの場合、データの位置がずれることがない限り（境界を越えるなど）、私はそれほど重要ではないと考えています。データ内の正しいアドレスとオフセットは、ハードウェア内の単純なAND構造で見つけることができます。 1つの読み取りアクセスで1つの値を取得するには不十分な場合は遅くなります。そのため、コンパイラは通常、小さな値（バイトなど）を特定のオフセットに配置する必要がないため、一緒に配置します。短絡は偶数アドレス、32ビットの4バイトアドレス、64ビットの8バイトアドレスでなければなりません。

キャッシングがインボリュートでリニアなデータアクセスの場合は、状況が異なることに注意してください。

Answer 4

8バイトのアライメントに変更するとABIの変更になり、限界性能の向上は問題にならないため、そうすることで正当化されます。

誰かが既に言ったように、キャッシュラインは重要です。実際のメモリバス上のすべてのアクセスは、キャッシュライン（x86、IIRC上の64バイト）に関するものです。すでに述べた「すべてのプログラマがメモリについて知っておく必要がある」ドキュメントを参照してください。したがって、実際のメモリトラフィックは64バイトに整列します。

Answer 5

あなたが参照する64ビットのバスは、キャッシュに供給されます。 CPUとして、常にキャッシュライン全体を読み書きします。キャッシュラインのサイズは常に8の倍数であり、その物理アドレスは実際に8バイトのオフセットで整列される。

キャッシュ間転送は外部データバスを使用しないため、そのバスの幅は関係ありません。