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です。私のsystemverilogコード用のテストベンチを書くたびに、実装が正しいのに出力は常にXと思われます。私のエラーはどこですか?出力は常にX
`timescale 1ns/1ps
module fsm(input logic clk, input logic reset,
input logic start, clockwise,
output logic [3:0] pattern);
parameter A=4'b1100,
B=4'b0110,
Ab=4'b0011,
Bb=4'b1001;
typedef enum logic [1:0] {S0,S1,S2,S3} statetype;
statetype state, nextstate;
//state register
[email protected] (posedge clk)
begin
if (reset)
state= S0;
else
state = nextstate;
end
//nextstate logic
always_comb
case(state)
S0: if(start==1 && clockwise==0)
nextstate<= S3;
else if(start==1&&clockwise==1)
nextstate<=S1;
else
nextstate<=S0;
S1: if(start==1 && clockwise==0)
nextstate<= S0;
else if(start==1&&clockwise==1)
nextstate<=S2;
else
nextstate<=S1;
S2: if(start==1 && clockwise==0)
nextstate<= S1;
else if(start==1&&clockwise==1)
nextstate<=S3;
else
nextstate<=S2;
S3: if(start==1 && clockwise==0)
nextstate<= S2;
else if(start==1&&clockwise==1)
nextstate<=S0;
else
nextstate<=S3;
endcase
//output logic
[email protected] (posedge clk)
case(state)
S0: pattern= A;
S1: pattern= B;
S2: pattern= Ab;
S3: pattern= Bb;
endcase
endmodule
とここに私のテストベンチは
module fsmtest();
logic clk, reset, clockwise, start;
logic [3:0] pattern;
fsm dut(clk, reset, start, clockwise, pattern);
//generate clock
always
begin
clk=0; #5; clk=1; #5;
end
initial
begin
reset=0;
start=1;
clockwise=1;
#10;
start=0;
#10;
end
endmodule
である私はそれが間違っているか、それはテストベンチだ場合、私の有限状態マシンであるかはわかりません。いくつかの助けを得るために、前もっておかげです。
あなたのブロック/非ブロックが混ざっています。組み合わせ( 'always_comb' /' always @ * ')はブロックするべきです(' = ')。シーケンシャル( '@(posedge clk)')は非ブロック( '<=')でなければなりません。 – Greg
ありがとうございました私はこれについて知らなかった – John