レジスタのアクティブなエッジをパラメータ化する

Question

モジュールのアクティブなエッジを簡単に定義する方法があるかどうかは疑問でした。 Verilogのレジスタです。したがって、ifがインスタンス化されたときに、正または負のトリガを定義できます。例えば：posedge変数に論理演算子を使用するようにしても合法である場合、私は知らない、けれども

Register #(.width(8), .active_edge(`POS_EDGE)) DUT();

これは、私の試みです：

module Register #(
    parameter width=8, 
    parameter active_edge=1'b1) (
    input  [width-1:0] D, 
    input     clk, rst, we, 
    output reg [width-1:0] Q); 

    always @(posedge active_edge^~clk, posedge rst) begin 
     if (rst) 
      Q <= 'b0; 
     else 
      if (we) Q <= D; 
    end 

endmodule 

Answer 1

あなたが書いたもの

いくつかの合成ツールはクロックの複雑な表現を受け入れないかもしれません。中間式を書くことができ、最適化されます。

module Register #(
    parameter width=8, 
    parameter active_edge=1'b1) (
    input  [width-1:0] D, 
    input     clk, rst, we, 
    output reg [width-1:0] Q); 
    wire local_clk = active_edge ? !clk : clk; 
    always @(posedge local_clock, posedge rst) begin 
     if (rst) 
      Q <= 'b0; 
     else 
      if (we) Q <= D; 
    end 

endmodule