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私はXilinx Vivado 2015.2 64ビットを使用しています。Vivado 2015.2はSV動的キューをサポートしていますか？
私は、次のエラーを取得しています以下のシミュレーションを実行している間：
FATAL_ERROR：Vivadoシミュレータカーネルに回復できない例外的な状況を発見しました。プロセスは終了します。今
モジュール：モジュールの
module q();
wire a,b;
endmodule
テストベンチ：
module tb_q();
reg a,b;
int gan [4] [$];
initial
begin
gan[2].push_back(67);
$monitor("gan= %p",gan);
end
endmodule
すべてのヘルプは深く理解されるであろう。
ありがとうございました。
あなたのご意見は非常に参考になりました。それはすべてのシステムVerilogの構造が合成ではないことを意味しますか？合成可能なシステムVerilogを完全にサポートする他の合成/シミュレーションツールはありますか？ –
いいえVivadoシミュレーションがSystemVerilogコンストラクトをサポートしていない場合は、それも合成可能でなければ意味します。 _Queues_は合成できません。 _Structs_と_enums_は合成可能です。 –
私は、合成不可能な部分集合の使用であるかもしれないものを尋ねました。 Vivado 2015.2は、テスト目的であっても合成不可能なSV構造をサポートしていないと結論づけることができますか？しかし、主にテストに使用される$ monitorのような合成不可能な構造をVerilogでサポートしています。 Dave_59の反応は私の理解をはっきりさせます。 –