viewing waveform- Active hdl

Question

私はverilogとactive-hdlを初めて使っています。私は問題を抱えています。誰かがこのことについて私に助言できるなら、私はそれを感謝します。

波形ビューアで2番目のレイヤモジュールの波形が見えません。より正確には、サブモジュールの信号はZまたはXのいずれかを示します。

tools/preferences/simulation/access designオブジェクトを介して読み取り/書き込みアクセスを有効にしています。

たとえば、私はtbモジュールでclkを生成してclk_modに接続し、clk_modでclkを見ようとしますが、clkでは "Z"と "i"のみ "X"を表示します。

`timescale 1ns/100ps 

module tb; 
reg clk; 
clk_mod dut(.clk(clk));  

initial 
    begin 
     clk = 0; 
     forever 
      #5 clk = ~clk; 
    end 
endmodule 


module clk_mod (input clk); 

reg i; 
always @(posedge clk) 
    begin 
     i=10; 
    end 

endmodule 

Answer 1

あなたのtbはシミュレーションから抜け出ていると思います。あなたは（別の文として）tbモジュールに次のステートメントを追加する必要があります。これは、ステップ20でシミュレーションを終了しますと、あなたは適切なツールを使用している場合、あなたのための波形を作成する必要があります

initial #20 $finish; 

。

また、iを1ビットregとして宣言したため、「10」を入れることはできません。したがって、波形にはトグルクロックと 'x'から '0'までの 'i'の1つのトランザクションが表示されます。

私はあなたが '私は' このように宣言している必要がありますね：

reg [3:0] i;