VHDL - どのようにstd_logic_vectorの変更を検出するには？

Question

私はstd_logic_vectorを持っており、何らかの変更がいつ発生するかを知る必要があります。

process (cp, l1) 
begin 
    if rising_edge(cp) then 
     rL1 <= l1; 
    end if; 
end process; 
tickL1 <= rL1 xor l1; 

RL1は、L1のバージョンを遅延さ、およびL1は、私は変更をチェックしていSTD_LOGIC_VECTORです： は、これまでのところ、私はこれを書きました。問題はxorがstd_logic_vectorを返すことですが、私はただ0か1しか必要としません。どのように取得できますか？

Answer 1

あなたは

change <= or_reduce(tickL1) 

または

change <= or_reduce(rL1 xor l1); 

どのまたは一緒に結果のすべての信号ですので、これらのいずれかが1信号ある場合を使用することができますも1になります。

編集：これらのすべてが機能を削減誰もがXORと強迫観念を持っているのはなぜieee.std_logic_misc.all

Answer 2

あなたは試すことができます：

process (cp, l1) 
begin 
    if rising_edge(cp) then 
     rL1 <= l1; 
    end if; 
end process; 
changed <= '0' when (rL1 xor l1) = (others => '0') else '1'; 

この場合changedが単一のビットです。

others演算子を条件内で使用できるかどうかは本当に覚えていません。その理由は、私が「お試しできます」と言った理由です。

Answer 3

にありますか？

changed <= '0' when rL1 = l1 else '1';