大きなベクトルのための最も効率的なVHDL？

Question

私はある値でロードされた別のレジスタに対してXORを行うシフトレジスタを持つことができます。問題は、これを大規模なベクトル、何千ビットものオーダーのもので行うことです。

長さは、ここで、これは大規模な事業になっ合成しようとすると、いくつかの非常に高い数値に設定されている場合、VHDLでこれを行うには明白な方法は、しかし

generic(length : integer := 15); 

signal shiftreg : std_logic_vector(length downto 0); 


process(clk) 
begin 
    if rising_edge(clk) then 
     shiftreg<= shiftreg(length-1 downto 0) & input; 
    endif; 
end process; 

ようなものになるだろう。これは比較的シンプルな構造なので、長さが単一のブロック内のレジスタの数をはるかに超えているため、時間がかかりすぎると思います。

私の質問は、このような大きなベクトルを合成する方が速い方法で実装する方法があるかどうかです。例えば、

array(length downto 0) of std_logic; 

のようなものを使用する方が速いのですか？それとも合成ツールはそれらが同等であると認識していますか？

Answer 1

FPGAデザインでは、通常、合成時間は関係ありませんが、面積の使用率とタイミングは通常です。シフトレジスタがターゲットFPGAのリソースの大半を占める場合、シンセシスには長い時間がかかり、動作させる方法を見つけ出すことになります。いくつかの野球場では、現代のミッドレンジFPGAでタイトなタイミングで80％のフルデザインが合成されるのに通常30分かかり、&に3時間かかっています。同じ機能をまだ説明している場合は、コーディングスタイルの影響をあまり受けません。

std_logic_vectorを使用してVHDLにシフトレジスタを記述すると、std_logicの配列として定義した型またはそれ以外のものは、同じものに合成されます。

最新のザイリンクスの部品では、リセット（同期OR非同期）が記述されていない限り、少なくとも1つのLUTを64深度シフトレジスタに使用できます。同じく少数のLUTで1000の深度シフトレジスタを生成することができます。

このシフトレジスタの1000ビットすべてを他のレジスタとXORする場合は、SRL（シフトレジスタとして使用されるLUT）は使用できません。出力。これにより、全体がレジスタに格納されます。レジスタはかなり大きく、レジスタより多くのレジスタを必要とする可能性があります。ここで重要なことは、記述するハードウェアの規模と、それがターゲット部分で実現可能かどうかを考える必要があることです。

本当に深いシフトレジスタが必要な場合は、ブロックラムを使用して100,000を超える深度のシフトレジスタのように動作させることができますが、最終出力にのみアクセスする場合と同じ問題があります。