シストリックアレイでのリタイミングはどのように機能しますか？

Question

シストリックアレイ（信号プロセッサで使用される）でリタイム処理はどのように機能しますか？私は、使用されている負の遅延の概念があることを読んだが、どのように遅延が負になることができ、それが単なる抽象化であれば、どのように役立つのだろうか？

Answer 1

リタイミングの基本的なモデルは、レジスタの波面が一連の組合せロジックによって相互接続されていることです。そして、回路内の異なるポイントにレジスタを再配置することによって、ロジックを通っても同じ数のレジスタを通過します。簡単な例として、レジスタに入力するANDゲートがあり、レジスタの入力への最長パスは12ns、レジスタの出力からの最長パスは6ns、ANDゲートの遅延は3ns、クロックサイクルタイムを10nsまで短縮する必要があります。これを実現するには、レジスタを削除し、元のレジスタと同じクロックでクロックされる2つのレジスタ（ANDゲートの各入力に1つずつ）を置き換えます。これで、最も長い入力パスが9nsに短縮され、出力パスが9nsに拡張され、クロックサイクルの目的が達成されました。実際には、レジスタの有効到着時間に-3nsを追加しました（有効出力時間に+3 nsを追加しました）。

リザイリング時のLeisersonとSaxeのオリジナル論文の改訂版はhereです。 Wikipediaにはいくつかのリンクが付いているが、主題についてはまあまあであるが記事がある。 IEEE XploreやACM Digital Libraryにアクセスできない場合は、Design Automation ConferenceやComputer-Aided Designに関する国際会議で、リタイミングを求めて検索すると、数多くの論文が得られるはずです。これは何年も活発な研究領域でした。