VHDLエラー10344は、私がセット&負荷Dフリップフロップコード（同期）を作成しようとしています

Question

何をすべきかを知らないが、それは

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all; 
entity syn is 
port (
clk : in std_logic; 
rst_n : in std_logic; 
d : in std_logic; 
ld : in std_logic; 
q : out std_logic_vector(7 downto 0); 
co : out std_logic); 
end syn; 
architecture rtl of syn is 
signal count : std_logic_vector(8 downto 0); 
begin 
co <= count(8); 
q <= count(7 downto 0); 
process (clk) 
begin 
    if (clk'event and clk = '1') then 
     if (rst_n = '0') then 
      count <= (others => '0'); -- sync reset 
     elsif (ld = '1') then 
      count <= '0' & d; -- sync load 
     else 
      count <= count + 1; -- sync increment 
     end if; 
    end if; 
end process; 
end rtl; 

Answer 1

入力DがSTD_LOGICで事前に私にcount <= '0' & d; it has 2 elements but must have 9 elements error.Thanksを与え続けますしたがって'0' & dは2ビットのベクトルです。 Countは長さ9のstd_logic_vectorなので、このような割り当てはできません。 私はあなたが達成しようとしていることを完全には分かっていません。あなたは、ベクターの一部に「0」& Dを割り当てたい場合は、例えば書くことができます

count(1 downto 0) <= '0' & d 

dはカウンタの同じ大きさであると考えられる場合には、実体宣言で、それのサイズを変更します。