これはVerilogの不正な形式ですか？

Question

`timescale 1ps/1ps 
module test1(output t1, input t2, input t3); 
    always begin 
     #1 or U_t1(t1, t2, t3); 
    end 
endmodule 

私はこれをt2とt3にして、t1に1秒の遅延で保存したいと思いましたが、不正な形式のエラーが発生しました。

Answer 1

は、IEEE STD 1800から2012、セクション28 ゲート・レベルを参照し、遅延してゲートをインスタンスの適切な構文についてモデリングレベルスイッチ。 alwaysブロックをこの方法で使用しないでください。以下は、出力に1ps遅延を追加します：

`timescale 1ps/1ps 
module test1(output t1, input t2, input t3); 
    or #1 U_t1 (t1, t2, t3); 
endmodule