Verilogでパラメータを持つモジュールを定義するにはどうすればよいですか？

Question

パラメータを持つaddモジュールを定義したいが、新しいインスタンスの宣言がうまくいかない。

私は、このモジュールのインスタンスを定義したい：

module add #(parameter wd=1) (input wire [wd-1:0] a,b, output wire [wd-1:0] o); 

    assign o = a + b; 

endmodule 

私はこの行を試してみましたが、私はエラーを取得：

add len_plus_1 #(8)(.a(len),.b(8'h1),.o(lenPlus1)); 

Answer 1

インスタンス名は、パラメータ指定子の後に来る必要があります。

add #(8) len_plus_1 (.a(len),.b(8'h1),.o(lenPlus1)); 

この構文はIEEE標準（たとえば1800-2009）で指定されています。