Verilogにモジュールを組み込む

Question

別のファイルにVerilogモジュールを組み込みたい。コードにどのように含めるには、どのようにヘッダファイルをインクルードするようにコードをコンパイルするのですか？それはcのようですか？

Answer 1

1. 基本的な例では、page 4 of verilog in a dayに示すように、両方を同じファイルに含めることができます。

2. 同じフォルダ内のすべてのファイルが自動的に検出されます。

3. as shown in Hello_World_Program_Outputまたは以下の例を含みます。

4. 高度なワークフローには、includeディレクトリを指定したverilogファイルまたはconfigファイルをリストしたfiles.fを含めることができます。 （3）のために

は例を含める：

`include "folder/sub.sv" 
module top; 
    sub sub_i(
    .a(), 
    .b() 
    ... 

ファイル拡張子.vは、Verilogのコンパイルに使用されている、あなたのコンパイラは.sv拡張子がSystemVerilogのためであるVerilogの2005年までの最新の標準を使用する必要があります。 2009年にVerilogを置き換えました。ファイル拡張子は、コンパイラがSystemVerilogに切り替わるようにします。