Verilogの合成可能なFF（アクティブローリセット付き）

Question

正のエッジクロックとアクティブローのリセットを使ってFFを合成したいと思います。私は、次のVerilogコードを書いた：

module dff_rstL (q,qn,clk,d, clearL); 
input clk,d, clearL ; 
output q,qn; 
reg q; 
always @(posedge clk or negedge clearL)   //asynchronous reset 
begin 
    if (clearL) begin 
     q <= d;    
    end 
else begin  
    q <= 1'b0;     
    end   
end 
assign qn=~q; 
endmodule 

をしかし、私は、合成中に次のエラーを取得する：それはイベント式や間違った極性ではなかったので

は、変数「clearL」をテストすることはできません。 （ELAB-300） * Prestoのコンパイルは1エラーで終了しました。 *

私はそれを合成可能にすることができますか？どうもありがとう！！！

Answer 1

テストロジックは〜clearLで、最初の行/条件はリセットブロックである必要があります。

module dff_rstL (q,qn,clk,d, clearL); 
input clk,d, clearL ; 
output q,qn; 
reg q; 
always @(posedge clk or negedge clearL)   //asynchronous reset 
begin 
    if (~clearL) begin 
    q <= 1'b0; 
    end 
else begin 
     q <= d; 
    end 
end 
assign qn=~q; 
endmodule