FPGA Sys_CLockと信号タップ間のタイミング問題

Question

SignalTapを使用すると、内部ADCを介したシステムクロック（FPGA_CLK1）とSignalTap信号の間に負のスラックが発生します。ここではいくつかのスクリーンショット：

のTimeQuest ChipPlanner TechnologyMap

のSignalTapがデザインに含まれていない場合は、全くタイミングの問題。 SignalTapを同じデザインで使用する場合、そのようなタイミング違反を回避するにはどうすればいいのでしょうか、あるいはFPGA_CLK1などの別の問題がありますか？ いくつかのヒントのために事前に感謝..！

Answer 1

解決策の1つは、キャプチャしようとしている信号を登録することです。つまり、基本的には、「実際の」信号より1クロック後にキャプチャしています。しかし、監視されているすべての信号を登録すると、それらのレジスタが信号タップのブロブに近いため、より良いタイミングを取る必要があります。

また、タイミング要素を式の外に出すためにリセットせずに実行します。

always @ (posedge clk) 
begin 
    sig1_out <= sig1_in; 
    sig2_out <= sig2_in; 
    sig3_out <= sig3_in; 
    .... 
    sigX_out <= sigX_in; 
end 

希望します。