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2台のDUT(被試験デバイス)を同じVerilogテストベンチに実装し、その出力信号を比較したいとします。同じ被試験デバイスを2回測定すること
実際、2つのデバイスは同じ入力を持ちますが、異なる出力を持ちます。
お願いします。
2台のDUT(被試験デバイス)を同じVerilogテストベンチに実装し、その出力信号を比較したいとします。同じ被試験デバイスを2回測定すること
実際、2つのデバイスは同じ入力を持ちますが、異なる出力を持ちます。
お願いします。
dutとtestbenchの両方をカプセル化するトップモジュールを作成する必要があります。私はテストベンチの下で、あなたのdutのためのbfmモデルを意味すると思います。また、テストベンチモジュールを作成して刺激を与え、その結果の動作を何とか比較する必要があります。
module top();
// declare all your inputs needed to instantiate both models and tb
// i.e.
logic clk, in, out_dut, out_bfm;
// instantiate your dut
dut dut(clk, in, out_dut);
// instantiate your bfm
bfm bfm(clk, in , out_bfm);
// instantiate your test bench module
tb tb(clk, in, out_dut, out_bfm);
endmodule
tbは両方に 'in'を提供し、両方から 'outs'を取得します。テストベンチの結果を比較することができます。
はい、必要なクロックもすべて生成する必要があります。
もちろん、これは実行する必要のあるトップレベルのスキーマです。コードの整理方法とテストベンチとダーツの記述方法については、コーディング方法ガイドを参照する必要があります。
ダウトの2つのインスタンスを配置しない場合、これはどのように答えになりますか? opが幸せである限り、私は推測する... – toolic