すべての出力を持つリップルキャリー加算器を生成するためにVerilogを使用するX

Question

私は初心者であり、generateブロックを使用してリップルキャリー加算を作成したいと考えました。

module ripple_carry_adder(ia, ib, ci, so, co); 

parameter N = 32; 
input[N-1:0] ia; 
input[N-1:0] ib; 
input ci; 
output[N-1:0] so; 
output co; 

wire [N:0] carry; 
assign carry[0] = ci; 

genvar j; 
generate for(j = 0; j < N; j = j + 1) 
begin:r_loop 
    wire t1, t2, t3; 
    xor g1(t1, ia[i], ib[j]); 
    xor g2(so[j], t1, carry[j]); 
    and g3(t2, ia[i], ib[j]); 
    and g4(t3, t1, carry[j]); 
    or g5(carry[j+1], t2, t3); 
end 
endgenerate 

assign co = carry[N]; 
endmodule 

とテストベンチモジュール：だから私は、次のモジュールの書き込み

`include "ripple_carry_adder.v" 
`timescale 1ns/1ps 
module ripple_carry_adder_tb; 

parameter N = 32; 

reg clk; 
reg[N-1:0] a, b; 
wire[N-1:0] sum; 
reg cin; 
wire cout; 

ripple_carry_adder rca(.ia(a), .ib(b), .ci(cin), .so(sum), .co(cout)); 
initial begin 
    #10; 
    a = 0; 
    b = 0; 
    cin = 0; 
    clk = 0; 
    #10; 
end 

always @(posedge clk) 
begin 
    #50; 
    #1 a <= $random() % 1000000; 
    #1 b <= $random() % 1000000; 
end 

always @(a or b) 
    #5 $display("%d + %d = %d", a, b, sum); 

always #5 clk = ~clk; 

endmodule 

をしかし、私は未知のすべてのビットとの結果を得た： result

私がしようと無駄に1時間を費やしてきました間違いを見つける。手伝って頂けますか？

Answer 1

私のコメントで述べたように、ia[i]のiは未定義です。それをjに変更すると、望ましい機能が得られるはずです。

Verilogは宣言されていない変数を1本のビット線として扱いますが、正常なベリフィケーションとみなされ、ほとんど警告を受け取りません。一部のシミュレータには、宣言されていない変数にフラグを付けるオプションがあります。 IEEE Std 1364-2001（別名Verilog-2001）に追加されたユニバーサルオプションもあります。 `define_nettypeマクロを使用して、デフォルトネットタイプを上書きすることができます。 noneに設定すると、マクロ宣言後のすべてのネットを明示的に宣言する必要があります。あなたは[i]は `未定義であるIEEE STD 1364から2001 § 19.2 ` default_nettypeまたはIEEE Std 1800-2012 § 22.8 `default_nettype