VHDLでいくつかのサイクルの信号を遅延させる方法

Question

VHDLで指定されたサイクル数の信号を遅延させる方法は？ サイクル数は汎用として与えられます。

他のオプションの代わりに、

process(CLK) is 
begin 
    if rising_edge(CLK) then 
    a_q <= a; 
    a_q_q <= a_q; 
    a_q_q_q <= a_q_q; 
    -- etc 
    end if; 
end process; 

？

Answer 1

適切なタイプの信号の1次元アレイ（a_storeと呼ぶ）を作成し、アレイの長さをサイクル数に関連付ける。これは、すでに使用可能なベクタータイプがない限り、配列の新しいタイプを作成しなければならないことを意味します。 std_logic_vectorまたはinteger_vector（後者はVHDL-2008でのみ標準です）。私はそれを試してみましょう

if rising_edge(clk) then 
    a_store <= a_store(store'high-1 downto 0) & a; 
    a_out <= a_store(a_store'high); 
end if;