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SystemCに次のイベントの時刻を返す関数はありますか？またはそれを実装する方法が存在しない場合は？たとえば、周波数が1MHzのクロックモデルがあり、モデルをsc_start（100、SC_NS）で実行します。次の予定イベントは500nsです。コードは、あなたが最も古い保留中のアクティビティまでの時間を取得するためにsc_time_to_pending_activity()を使用することが

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SystemC：モジュール階層内のすべての信号をどのようにトレースできますか？

デザイン内のすべての信号をVCDファイルにトレースします。このプロセスを自動化することは可能ですか？それぞれのシグナルを手動でトレースする必要はありません（sc_trace（..）付き）

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SystemCのポート変換

私は別のものにSystemCのポートのいずれかのタイプを変換しようとしています：から： sc_port<sc_fifo_out_if<Type> > へ： sc_export<tlm::tlm_analysis_if<Type> > 私は変換するために、スレッドでこのクラスを使用タイプ間。 class port_converter : public sc_core::sc_module{

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SC_FIFO書き込み：ファーストチャンス例外

2次元配列から1つのモジュールから別のモジュールにデータを送信する単純なプログラムを作成しましたが、動作していないと思われます。ここに私のコードは次のとおりです。 Server.h #include <iostream> #include "stdafx.h" using namespace std; SC_MODULE(Server){ sc_in <bool> clock;

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SystemC：ポートへのread（）とwrite（）は動作しません

私はsystemCを初めて使っています愚かに見えるかもしれませんが、助けていただければ幸いです。主な機能には以下のコードで：ライト（）aaとbb 10及び20 もよく、また、私はそれがメソッドを入力すべきだと思うべきaa.read()とbb.read()を用いて読み取ったときに値0を示すdo_add()加算器モジュールではaおよびbおよびaに敏感であり、aaおよびbb信号にバインドされています

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複数のSystemCシミュレーションを持つプロジェクトで例外が発生する

私のプロジェクトには、SystemCシミュレーションを実行する関数がいくつかあります（それぞれに独自の宣言preludeとsc_start（）があります）。次のように彼らが構築されています // first Simulation: sc_signal<double> s1_sim1; .. ControlFoo<double> *cf = new ControlFoo<double>();

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GDB： "-g"オプションでコンパイルされたアプリケーションですが、 "シンボルテーブルがロードされていません"というエラーが表示されます

Eclipseのようなインタフェースを使用してプロジェクトをビルドしています。 "-g"オプションでアプリケーションをコンパイルしましたが、デバッグシンボルを削除する "strip"ユーティリティは使用されていません。しかし、同様にGDBをロード中にエラーが表示されるシンボルテーブルがロードされていません。 "ファイル"コマンドを使用する機能 "sc_main"が定義されていません。ファイ

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SystemCの時間比較

SystemCのシミュレーション時間を比較しようとしています。私はwhileループの開始時に現在のシミュレーション時間を得たいと思っています。シミュレーション時間が特定の数値に達したら、ループを離れることを望みます。ここで私が試してみたいことはありますが、構文上の問題のためにうまくいきません。 sc_time currentTime; int imageDur; //This value is

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致命的なエラー：systemc.h：そのようなファイルやディレクトリ

私はこのようなものになりますEclipseでプロジェクトをビルドしようとしています： #include <iostream> #include <systemc.h> int sc_main() { ... } を、私はこのエラーメッセージGAT： make all Building file: ../src/main.cpp Invoking: GCC C++ Comp

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ビットを連結するC++

私はエレガントなC + +を探していますSystemCを使用してビットを連結する。 C++のための bool my_variable; uint bits_combination = {8'b0, {8{my_variable}}, 8'b1, 4'b0, 2'b1, 2'b0}; 私の最善の解決策：1つの素敵なラインで AシステムVerilogの例 bool my_variable; s