ファイルが作成されるフォルダをMakefileに設定するにはどうすればよいですか？

Question

すべてのコードファイルがサブディレクトリcode/にあるように私のプロジェクトを編成しました。メインディレクトリに1つ、サブディレクトリにcode/という2つのMakefileがあります。

メインディレクトリ内のMakefileが（that postに小道具を）含まれています。私は今、メインからmakeを実行している場合は

exe: $(OBJECTS) 
    $(CC) $(CFLAGS) -o $@ $^ -fopenmp -lpng 

%.o: %.c 
    $(CC) $(CFLAGS) -c $< 

：code/サブディレクトリに

# .PHONY rule means that project_code is not a file that needs to be built 
.PHONY: project_code 

project_code: 
    $(MAKE) -C $(CODE_DIR) 

clean: 
    $(MAKE) -C $(CODE_DIR) clean 

all: exe 

Makefileはのようなものが含まれていますディレクトリのexeファイルはcode/サブディレクトリに作成されますが、メインディレクトリに置いておきたいと思います。私の質問：これをどのように達成できますか？

Answer 1

この例をrefferてください：

#Name of outpu binary (exe) file; 
PROGRAM_NAME := prog 

# project dirs 
export SRC_DIRS  := ./src1 ./src2 
export INCLUDE_DIRS := ./include 

#list of source files (with whitespace between them) 
SRC_FILES := $(foreach dirname, $(SRC_DIRS), $(wildcard $(dirname)/*.c)) 

#Object files 
OBJ_FILES := $(foreach filename, $(SRC_FILES), $(filename:.c=.o)) 

# Include flags 
LOCAL_INCLUDES=$(foreach dirs, $(INCLUDE_DIRS), -I$(dirs)) 


# list of lib-flags for compiler. For example for math.h use -lm 
#LIB_FLAGS=-lm 
CC=gcc 
CFLAGS=-Wall $(LIB_FLAGS) $(LOCAL_INCLUDES) 

#build executable file 
$(PROGRAM_NAME): $(OBJ_FILES) 
     @echo "Build executable" 
     @$(CC) $(CFLAGS) -o $@ $^ 

# compile all object file 
%.o: %.c 
     @echo "Compile $(notdir $<)" 
     @$(CC) -c $(CFLAGS) $< -o $@ 

#clean all 
clean: 
     @rm -f $(OBJ_FILES) $(PROGRAM_NAME) 

それだけで1 Makefileを持っています。リストされたディレクトリからソースを取り出し、同じディレクトリにあるオブジェクトを作成し、現在の（上の）dirのバイナリにリンクします