混合信号出力が1ns、2ns、3nsで変化するのはなぜですか？

Question

私は、私はVerilogのコードでシンプルなカウンターを作る（ケイデンスのVirtuosoのバージョン6）

アナログ&デジタル・シミュレーションをシミュレートしようとしていると私は、デジタル・シミュレーションを確認するために成功しました。 しかし（CLKが//デジタルカウンタをリセットするためのアナログ部分のみ2インバータチェーンを使用して）Iは、混合信号のシミュレーションを試みたときに、私はデジタル出力のみ1nsの（1nsの、2nsの、3nsの、は4ns）

複数の時間的に変化することが見出さ

私はClk期間を100psにしても、カウンタは1ns、2ns、3nsだけ変化します。 （Verilogシミュレーションでは完全にOKでした）

Answer 1

タイムスケールをチェックしてください。私はあなたのようなものを期待します： `timescale 1ns/1ns 最初の値は単位、2番目の値は解像度です。 デジタルと混合信号シミュレータの初期設定が異なるため、両方の場合で異なる場合があります。 それ以外の場合は、アナログドメインとデジタルドメインの間におそらく挿入した接続モジュールが原因である可能性があります（amsの場合のみ）。